今天小编为大家带来一篇关于AMD正在使用TSMC的混合键合技术（上）~

第一波芯片正在使用一种称为混合键合的技术冲击市场，为基于3D的芯片产品和先进封装的新竞争时代奠定了基础。

AMD是第一家推出使用铜混合键合芯片的供应商，这是一种先进的芯片堆叠技术，可实现下一代类似3D的设备和封装。混合键合堆叠和连接芯片使用微型铜到铜互连，提供比现有芯片堆叠互连方案更高的密度和带宽。

AMD正在使用TSMC的混合键合技术，TSMC也更新了其在该领域的路线图。英特尔(Intel)、三星(Samsung)和其他公司也在开发混合键合技术。除了AMD，其他芯片客户也在关注这项技术。

Needham分析师Charles Shi表示:“台积电表示，其所有高性能计算客户都可能采用其技术。”“在移动应用中，混合键合也在每个人的路线图上，或者至少在每个人的雷达上。”

在半导体晶圆厂进行的一种相对较新的工艺，铜混合键合是一种先进的芯片堆叠技术，有望为芯片客户提供一些竞争优势。可以肯定的是，芯片堆叠并不是什么新技术，多年来一直在设计中使用。新的是混合键合可以实现近单片3D设计。

其实大多数芯片不需要混合键合。对于封装而言，混合键合主要用于高端设计，因为它是一项涉及多项制造挑战的昂贵技术。但它为芯片制造商提供了一些新的选择，为下一代3D设计、存储立方体或3D DRAM以及更先进的封装铺平了道路。

有几种方法可以开发这些类型的产品，包括Chiplet模型。对于芯粒，芯片制造商可能在库中有一个模块化芯片菜单。然后，客户可以混合和匹配这些芯片，并将它们集成到现有的封装类型或新架构中。在这种方法的一个例子中，AMD堆叠了两个内部开发的芯粒——一个处理器和一个SRAM 芯片，形成了一个 3D封装，在顶部结合了一个高性能 MPU 和高速缓存，并使用混合键合连接各个die。

还有其他实现chiplet的方法。传统上，为了改进设计，供应商会开发一个片上系统(SoC)，并在每一代设备上集成更多的功能。这种芯片缩放方法变得越来越困难和昂贵。虽然它仍是新设计的一种选择，但Chiplet正逐渐成为开发复杂芯片的一种选择。

使用芯粒，大型SoC被分解成更小的dies或IP块，并重新聚合成一个全新的设计。从理论上讲，芯粒方法以更低的成本加快了上市时间。混合键合是实现该技术的众多要素之一。

图 1：AMD的3D V-Cache技术将缓存堆叠在处理器上。

封装格局

Chiplets本身并不是一种封装类型。它们是包含异质集成的方法的一部分，在这种方法中，复杂的dies被组装在一个先进的封装中。

IC封装本身就是一个复杂的市场。据z新统计，半导体行业已经开发了大约 1,000 种封装类型。细分封装市场的一种方法是按互连类型，包括引线键合、倒装芯片、晶圆级封装 (WLP) 和硅通孔 (TSV)。互连用于将封装中的一个芯片连接到另一个芯片。

虽然存在提高封装密度的推动力，但其中许多设备仍基于旧技术，例如引线键合和倒装芯片。在倒装芯片中，基于焊料材料的微小铜凸点在芯片顶部形成。然后将该设备倒装并安装在单独的模具或板上，这样凸起就会落在铜垫上，形成电气连接。在倒装芯片中，芯片上的凸点间距范围为300μm ~ 50μm。凸距指的是裸片上相邻凸点之间的给定空间。

“不过目前140μm到150μm的粗间距封装仍然是主流，而且短期内不会改变，” QP Technologies母公司Promex首席技术官Annette Teng说。

与此同时，WLP 工艺用于制造扇出封装，这z初是一种相对粗糙的技术。OSAT现在正致力于通过缩小线和空间并在其顶部添加支柱和其他3D结构来增加扇出的密度。

“（扇出）代表了智能手机和其他移动应用的一种重要的大容量小型化封装类型，” ASE研究员 William Chen 说。“我们还有一个充满活力的创新领域，服务于高性能计算、人工智能、机器学习等领域。”

同时，2.5D 越来越成为数据中心等高性能应用的主流，而真正的3D封装才刚刚起步。对于 2.5D，裸片堆叠或并排放置在包含TSV的中介层之上。TSV 提供从裸片到电路板的电气连接。

图 2：2.5D 封装、高密度扇出 (HDFO)、桥接封装和Chiplet示例

2.5D 解决了几个问题。在许多系统中，处理器、DRAM和其他设备都放在板上。数据在处理器和DRAM之间移动，但有时这种交换会导致延迟和功耗增加。作为回应，许多高端系统将2.5D封装与 ASIC 和 HBM 结合在一起。这允许将内存移动到更靠近处理功能的位置，从而实现更快的吞吐量。

这些封装选项中的许多都可以支持Chiplet，裸片可以根据芯片制造商的需求进行组合。Brewer Science 高级项目经理 Xiao Liu 表示：“可以通过使用具有z佳性能/成本工艺节点的z佳处理器组件来优化系统。”

Chiplet代表了范式转变。“这种范式转变使封装级的晶体管密度高于芯片级，同时还允许混合器件，每个器件都在相对于其独特功能的z佳节点上单独制造，异质地集成到一个通用封装中，以提高性能并减少尺寸、重量和功率。未来将是系统级集成和优化，”i3 Microsystems 副总裁兼总经理 Brian Sapp 说。

使用芯粒方法，供应商开发了类似 3D 的架构。例如，英特尔推出的 3D CPU 平台。在一个封装中结合了一个10nm处理器内核和四个22nm处理器内核。

在人工智能和其他应用的推动下，所有高端产品都在增长。“AI涉及高性能计算 (HPC)。我们看到对与AI或HPC应用相关的倒装芯片BGA的大量需求。这还包括2.5D、3D 或高密度扇出，” JCET的首席技术官 Choon Lee 说。

这些封装中的每一个都使用一种或多种不同的制造工艺。大多数高级封装的共同点是互连技术。在这种情况下，它决定了您如何堆叠和接合封装中的die。

英特尔的3D CPU、HBM 和其他芯片使用微小的铜微凸块作为封装中的互连方案，以及倒装芯片工艺。使用HBM，在 DRAM 芯片的每一侧形成微小的铜凸点。然后将这些芯片上的凸点粘合在一起，有时使用热压粘合 (TCB)。在操作中，TCB系统获取die、对齐它们，并使用力和热键合芯片。

如今，z先进的微凸块采用40μm间距，相当于20μm至 25μm 的凸块尺寸，芯片上相邻凸块之间的间距为 15μm。在研发方面，供应商正在研究凸点间距超过 40μm 的设备。在这里，客户有一些选择。首先，他们可以使用现有的微凸块开发芯片。基本上，基于焊料的微凸块从今天的 40μm 间距延伸到 10μm，这些方案在这些地方已经失去了动力。

“在微小的焊料凸块上管理小块焊料帽有其自身的可用焊料质量分布。在某些时候，这些将不可靠，” Amkor高级封装开发和集成副总裁 Mike Kelly 说。“在 20μm 和 10μm 之间的某个地方，客户将跳转到混合方法。它有很多优点，裸片之间的功率很低，电信号路径非常好。”

在混合键合中，裸片使用微小的铜对铜互连而不是凸块连接。对于封装，混合键合的起点是 10μm 间距及以上。

微凸块和混合键合都是可行的选择。客户可以根据应用程序使用一种或另一种包装。